mirror of
https://github.com/ehw-fit/ariths-gen.git
synced 2025-04-23 23:31:33 +01:00
56c86c13ca
* #10 CGP Circuits as inputs (#11) * CGP Circuits as inputs * #10 support of signed output in general circuit * input as output works * output connected to input (c) * automated verilog testing * output rename * Implemented CSA and Wallace tree multiplier composing of CSAs. Also did some code cleanup. * Typos fix and code cleanup. * Added new (approximate) multiplier architectures and did some minor changes regarding sign extension for c output formats. * Updated automated testing scripts. * Small bugfix in python code generation (I initially thought this line is useless). * Updated generated circuits folder. Co-authored-by: Vojta Mrazek <mrazek@fit.vutbr.cz>
143 lines
4.7 KiB
Plaintext
143 lines
4.7 KiB
Plaintext
.model u_rca24
|
|
.inputs a[0] a[1] a[2] a[3] a[4] a[5] a[6] a[7] a[8] a[9] a[10] a[11] a[12] a[13] a[14] a[15] a[16] a[17] a[18] a[19] a[20] a[21] a[22] a[23] b[0] b[1] b[2] b[3] b[4] b[5] b[6] b[7] b[8] b[9] b[10] b[11] b[12] b[13] b[14] b[15] b[16] b[17] b[18] b[19] b[20] b[21] b[22] b[23]
|
|
.outputs u_rca24_out[0] u_rca24_out[1] u_rca24_out[2] u_rca24_out[3] u_rca24_out[4] u_rca24_out[5] u_rca24_out[6] u_rca24_out[7] u_rca24_out[8] u_rca24_out[9] u_rca24_out[10] u_rca24_out[11] u_rca24_out[12] u_rca24_out[13] u_rca24_out[14] u_rca24_out[15] u_rca24_out[16] u_rca24_out[17] u_rca24_out[18] u_rca24_out[19] u_rca24_out[20] u_rca24_out[21] u_rca24_out[22] u_rca24_out[23] u_rca24_out[24]
|
|
.names vdd
|
|
1
|
|
.names gnd
|
|
0
|
|
.subckt ha a=a[0] b=b[0] ha_xor0=u_rca24_ha_xor0 ha_and0=u_rca24_ha_and0
|
|
.subckt fa a=a[1] b=b[1] cin=u_rca24_ha_and0 fa_xor1=u_rca24_fa1_xor1 fa_or0=u_rca24_fa1_or0
|
|
.subckt fa a=a[2] b=b[2] cin=u_rca24_fa1_or0 fa_xor1=u_rca24_fa2_xor1 fa_or0=u_rca24_fa2_or0
|
|
.subckt fa a=a[3] b=b[3] cin=u_rca24_fa2_or0 fa_xor1=u_rca24_fa3_xor1 fa_or0=u_rca24_fa3_or0
|
|
.subckt fa a=a[4] b=b[4] cin=u_rca24_fa3_or0 fa_xor1=u_rca24_fa4_xor1 fa_or0=u_rca24_fa4_or0
|
|
.subckt fa a=a[5] b=b[5] cin=u_rca24_fa4_or0 fa_xor1=u_rca24_fa5_xor1 fa_or0=u_rca24_fa5_or0
|
|
.subckt fa a=a[6] b=b[6] cin=u_rca24_fa5_or0 fa_xor1=u_rca24_fa6_xor1 fa_or0=u_rca24_fa6_or0
|
|
.subckt fa a=a[7] b=b[7] cin=u_rca24_fa6_or0 fa_xor1=u_rca24_fa7_xor1 fa_or0=u_rca24_fa7_or0
|
|
.subckt fa a=a[8] b=b[8] cin=u_rca24_fa7_or0 fa_xor1=u_rca24_fa8_xor1 fa_or0=u_rca24_fa8_or0
|
|
.subckt fa a=a[9] b=b[9] cin=u_rca24_fa8_or0 fa_xor1=u_rca24_fa9_xor1 fa_or0=u_rca24_fa9_or0
|
|
.subckt fa a=a[10] b=b[10] cin=u_rca24_fa9_or0 fa_xor1=u_rca24_fa10_xor1 fa_or0=u_rca24_fa10_or0
|
|
.subckt fa a=a[11] b=b[11] cin=u_rca24_fa10_or0 fa_xor1=u_rca24_fa11_xor1 fa_or0=u_rca24_fa11_or0
|
|
.subckt fa a=a[12] b=b[12] cin=u_rca24_fa11_or0 fa_xor1=u_rca24_fa12_xor1 fa_or0=u_rca24_fa12_or0
|
|
.subckt fa a=a[13] b=b[13] cin=u_rca24_fa12_or0 fa_xor1=u_rca24_fa13_xor1 fa_or0=u_rca24_fa13_or0
|
|
.subckt fa a=a[14] b=b[14] cin=u_rca24_fa13_or0 fa_xor1=u_rca24_fa14_xor1 fa_or0=u_rca24_fa14_or0
|
|
.subckt fa a=a[15] b=b[15] cin=u_rca24_fa14_or0 fa_xor1=u_rca24_fa15_xor1 fa_or0=u_rca24_fa15_or0
|
|
.subckt fa a=a[16] b=b[16] cin=u_rca24_fa15_or0 fa_xor1=u_rca24_fa16_xor1 fa_or0=u_rca24_fa16_or0
|
|
.subckt fa a=a[17] b=b[17] cin=u_rca24_fa16_or0 fa_xor1=u_rca24_fa17_xor1 fa_or0=u_rca24_fa17_or0
|
|
.subckt fa a=a[18] b=b[18] cin=u_rca24_fa17_or0 fa_xor1=u_rca24_fa18_xor1 fa_or0=u_rca24_fa18_or0
|
|
.subckt fa a=a[19] b=b[19] cin=u_rca24_fa18_or0 fa_xor1=u_rca24_fa19_xor1 fa_or0=u_rca24_fa19_or0
|
|
.subckt fa a=a[20] b=b[20] cin=u_rca24_fa19_or0 fa_xor1=u_rca24_fa20_xor1 fa_or0=u_rca24_fa20_or0
|
|
.subckt fa a=a[21] b=b[21] cin=u_rca24_fa20_or0 fa_xor1=u_rca24_fa21_xor1 fa_or0=u_rca24_fa21_or0
|
|
.subckt fa a=a[22] b=b[22] cin=u_rca24_fa21_or0 fa_xor1=u_rca24_fa22_xor1 fa_or0=u_rca24_fa22_or0
|
|
.subckt fa a=a[23] b=b[23] cin=u_rca24_fa22_or0 fa_xor1=u_rca24_fa23_xor1 fa_or0=u_rca24_fa23_or0
|
|
.names u_rca24_ha_xor0 u_rca24_out[0]
|
|
1 1
|
|
.names u_rca24_fa1_xor1 u_rca24_out[1]
|
|
1 1
|
|
.names u_rca24_fa2_xor1 u_rca24_out[2]
|
|
1 1
|
|
.names u_rca24_fa3_xor1 u_rca24_out[3]
|
|
1 1
|
|
.names u_rca24_fa4_xor1 u_rca24_out[4]
|
|
1 1
|
|
.names u_rca24_fa5_xor1 u_rca24_out[5]
|
|
1 1
|
|
.names u_rca24_fa6_xor1 u_rca24_out[6]
|
|
1 1
|
|
.names u_rca24_fa7_xor1 u_rca24_out[7]
|
|
1 1
|
|
.names u_rca24_fa8_xor1 u_rca24_out[8]
|
|
1 1
|
|
.names u_rca24_fa9_xor1 u_rca24_out[9]
|
|
1 1
|
|
.names u_rca24_fa10_xor1 u_rca24_out[10]
|
|
1 1
|
|
.names u_rca24_fa11_xor1 u_rca24_out[11]
|
|
1 1
|
|
.names u_rca24_fa12_xor1 u_rca24_out[12]
|
|
1 1
|
|
.names u_rca24_fa13_xor1 u_rca24_out[13]
|
|
1 1
|
|
.names u_rca24_fa14_xor1 u_rca24_out[14]
|
|
1 1
|
|
.names u_rca24_fa15_xor1 u_rca24_out[15]
|
|
1 1
|
|
.names u_rca24_fa16_xor1 u_rca24_out[16]
|
|
1 1
|
|
.names u_rca24_fa17_xor1 u_rca24_out[17]
|
|
1 1
|
|
.names u_rca24_fa18_xor1 u_rca24_out[18]
|
|
1 1
|
|
.names u_rca24_fa19_xor1 u_rca24_out[19]
|
|
1 1
|
|
.names u_rca24_fa20_xor1 u_rca24_out[20]
|
|
1 1
|
|
.names u_rca24_fa21_xor1 u_rca24_out[21]
|
|
1 1
|
|
.names u_rca24_fa22_xor1 u_rca24_out[22]
|
|
1 1
|
|
.names u_rca24_fa23_xor1 u_rca24_out[23]
|
|
1 1
|
|
.names u_rca24_fa23_or0 u_rca24_out[24]
|
|
1 1
|
|
.end
|
|
|
|
.model fa
|
|
.inputs a b cin
|
|
.outputs fa_xor1 fa_or0
|
|
.names vdd
|
|
1
|
|
.names gnd
|
|
0
|
|
.subckt xor_gate a=a b=b out=fa_xor0
|
|
.subckt and_gate a=a b=b out=fa_and0
|
|
.subckt xor_gate a=fa_xor0 b=cin out=fa_xor1
|
|
.subckt and_gate a=fa_xor0 b=cin out=fa_and1
|
|
.subckt or_gate a=fa_and0 b=fa_and1 out=fa_or0
|
|
.end
|
|
|
|
.model ha
|
|
.inputs a b
|
|
.outputs ha_xor0 ha_and0
|
|
.names vdd
|
|
1
|
|
.names gnd
|
|
0
|
|
.subckt xor_gate a=a b=b out=ha_xor0
|
|
.subckt and_gate a=a b=b out=ha_and0
|
|
.end
|
|
|
|
.model or_gate
|
|
.inputs a b
|
|
.outputs out
|
|
.names vdd
|
|
1
|
|
.names gnd
|
|
0
|
|
.names a b out
|
|
1- 1
|
|
-1 1
|
|
.end
|
|
|
|
.model and_gate
|
|
.inputs a b
|
|
.outputs out
|
|
.names vdd
|
|
1
|
|
.names gnd
|
|
0
|
|
.names a b out
|
|
11 1
|
|
.end
|
|
|
|
.model xor_gate
|
|
.inputs a b
|
|
.outputs out
|
|
.names vdd
|
|
1
|
|
.names gnd
|
|
0
|
|
.names a b out
|
|
01 1
|
|
10 1
|
|
.end
|