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1 1
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.names h_s_cla16_xor6_y0 out[6]
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1 1
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.names h_s_cla16_xor7_y0 out[7]
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1 1
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.names h_s_cla16_xor8_y0 out[8]
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1 1
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.names h_s_cla16_xor9_y0 out[9]
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1 1
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.names h_s_cla16_xor10_y0 out[10]
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1 1
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.names h_s_cla16_xor11_y0 out[11]
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1 1
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.names h_s_cla16_xor12_y0 out[12]
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1 1
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.names h_s_cla16_xor13_y0 out[13]
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1 1
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.names h_s_cla16_xor14_y0 out[14]
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1 1
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.names h_s_cla16_xor15_y0 out[15]
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1 1
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.names h_s_cla16_xor17_y0 out[16]
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1 1
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.end
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.model pg_logic
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.inputs a b
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.outputs pg_logic_y0 pg_logic_y1 pg_logic_y2
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.names a pg_logic_a
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1 1
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.names b pg_logic_b
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1 1
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.subckt or_gate _a=pg_logic_a _b=pg_logic_b _y0=pg_logic_y0
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.subckt and_gate _a=pg_logic_a _b=pg_logic_b _y0=pg_logic_y1
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.subckt xor_gate _a=pg_logic_a _b=pg_logic_b _y0=pg_logic_y2
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.end
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.model constant_wire_value_0
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.inputs a b
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.outputs constant_wire_0
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.names a constant_wire_value_0_a
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1 1
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.names b constant_wire_value_0_b
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1 1
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.subckt xor_gate _a=constant_wire_value_0_a _b=constant_wire_value_0_b _y0=constant_wire_value_0_y0
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.subckt xnor_gate _a=constant_wire_value_0_a _b=constant_wire_value_0_b _y0=constant_wire_value_0_y1
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.subckt nor_gate _a=constant_wire_value_0_y0 _b=constant_wire_value_0_y1 _y0=constant_wire_0
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.end
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.model and_gate
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.inputs _a _b
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.outputs _y0
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.names _a _b _y0
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11 1
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.end
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.model or_gate
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.inputs _a _b
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.outputs _y0
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.names _a _b _y0
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1- 1
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-1 1
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.end
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.model nor_gate
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.inputs _a _b
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.outputs _y0
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.names _a _b _y0
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00 1
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.end
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.model xnor_gate
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.inputs _a _b
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.outputs _y0
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.names _a _b _y0
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00 1
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11 1
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.end
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.model xor_gate
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.inputs _a _b
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.outputs _y0
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.names _a _b _y0
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01 1
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10 1
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|
.end
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