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.model h_u_rca8
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.inputs a[0] a[1] a[2] a[3] a[4] a[5] a[6] a[7] b[0] b[1] b[2] b[3] b[4] b[5] b[6] b[7]
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.outputs h_u_rca8_out[0] h_u_rca8_out[1] h_u_rca8_out[2] h_u_rca8_out[3] h_u_rca8_out[4] h_u_rca8_out[5] h_u_rca8_out[6] h_u_rca8_out[7] h_u_rca8_out[8]
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.names vdd
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1
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.names gnd
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0
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.subckt ha a=a[0] b=b[0] ha_xor0=h_u_rca8_ha_xor0 ha_and0=h_u_rca8_ha_and0
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.subckt fa a=a[1] b=b[1] cin=h_u_rca8_ha_and0 fa_xor1=h_u_rca8_fa1_xor1 fa_or0=h_u_rca8_fa1_or0
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.subckt fa a=a[2] b=b[2] cin=h_u_rca8_fa1_or0 fa_xor1=h_u_rca8_fa2_xor1 fa_or0=h_u_rca8_fa2_or0
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|
.subckt fa a=a[3] b=b[3] cin=h_u_rca8_fa2_or0 fa_xor1=h_u_rca8_fa3_xor1 fa_or0=h_u_rca8_fa3_or0
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.subckt fa a=a[4] b=b[4] cin=h_u_rca8_fa3_or0 fa_xor1=h_u_rca8_fa4_xor1 fa_or0=h_u_rca8_fa4_or0
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.subckt fa a=a[5] b=b[5] cin=h_u_rca8_fa4_or0 fa_xor1=h_u_rca8_fa5_xor1 fa_or0=h_u_rca8_fa5_or0
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.subckt fa a=a[6] b=b[6] cin=h_u_rca8_fa5_or0 fa_xor1=h_u_rca8_fa6_xor1 fa_or0=h_u_rca8_fa6_or0
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|
.subckt fa a=a[7] b=b[7] cin=h_u_rca8_fa6_or0 fa_xor1=h_u_rca8_fa7_xor1 fa_or0=h_u_rca8_fa7_or0
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.names h_u_rca8_ha_xor0 h_u_rca8_out[0]
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1 1
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.names h_u_rca8_fa1_xor1 h_u_rca8_out[1]
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1 1
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.names h_u_rca8_fa2_xor1 h_u_rca8_out[2]
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1 1
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.names h_u_rca8_fa3_xor1 h_u_rca8_out[3]
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1 1
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.names h_u_rca8_fa4_xor1 h_u_rca8_out[4]
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1 1
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.names h_u_rca8_fa5_xor1 h_u_rca8_out[5]
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1 1
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.names h_u_rca8_fa6_xor1 h_u_rca8_out[6]
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1 1
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.names h_u_rca8_fa7_xor1 h_u_rca8_out[7]
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1 1
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.names h_u_rca8_fa7_or0 h_u_rca8_out[8]
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|
1 1
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.end
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.model fa
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.inputs a b cin
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.outputs fa_xor1 fa_or0
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.names vdd
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1
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.names gnd
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0
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.subckt xor_gate a=a b=b out=fa_xor0
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.subckt and_gate a=a b=b out=fa_and0
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.subckt xor_gate a=fa_xor0 b=cin out=fa_xor1
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.subckt and_gate a=fa_xor0 b=cin out=fa_and1
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.subckt or_gate a=fa_and0 b=fa_and1 out=fa_or0
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|
.end
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.model ha
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.inputs a b
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.outputs ha_xor0 ha_and0
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.names vdd
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1
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.names gnd
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0
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.subckt xor_gate a=a b=b out=ha_xor0
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.subckt and_gate a=a b=b out=ha_and0
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.end
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.model or_gate
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.inputs a b
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.outputs out
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.names vdd
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1
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.names gnd
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0
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.names a b out
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1- 1
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-1 1
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.end
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.model and_gate
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.inputs a b
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.outputs out
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.names vdd
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1
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.names gnd
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0
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.names a b out
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11 1
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.end
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.model xor_gate
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.inputs a b
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.outputs out
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.names vdd
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1
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.names gnd
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0
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.names a b out
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01 1
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10 1
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.end
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