ariths-gen/generated_circuits/blif_circuits/hierarchical/h_u_arrmul16.blif

.model h_u_arrmul16
.inputs a[0] a[1] a[2] a[3] a[4] a[5] a[6] a[7] a[8] a[9] a[10] a[11] a[12] a[13] a[14] a[15] b[0] b[1] b[2] b[3] b[4] b[5] b[6] b[7] b[8] b[9] b[10] b[11] b[12] b[13] b[14] b[15]
.outputs h_u_arrmul16_out[0] h_u_arrmul16_out[1] h_u_arrmul16_out[2] h_u_arrmul16_out[3] h_u_arrmul16_out[4] h_u_arrmul16_out[5] h_u_arrmul16_out[6] h_u_arrmul16_out[7] h_u_arrmul16_out[8] h_u_arrmul16_out[9] h_u_arrmul16_out[10] h_u_arrmul16_out[11] h_u_arrmul16_out[12] h_u_arrmul16_out[13] h_u_arrmul16_out[14] h_u_arrmul16_out[15] h_u_arrmul16_out[16] h_u_arrmul16_out[17] h_u_arrmul16_out[18] h_u_arrmul16_out[19] h_u_arrmul16_out[20] h_u_arrmul16_out[21] h_u_arrmul16_out[22] h_u_arrmul16_out[23] h_u_arrmul16_out[24] h_u_arrmul16_out[25] h_u_arrmul16_out[26] h_u_arrmul16_out[27] h_u_arrmul16_out[28] h_u_arrmul16_out[29] h_u_arrmul16_out[30] h_u_arrmul16_out[31]
.names vdd
1
.names gnd
0
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.subckt and_gate a=a[11] b=b[0] out=h_u_arrmul16_and11_0
.subckt and_gate a=a[12] b=b[0] out=h_u_arrmul16_and12_0
.subckt and_gate a=a[13] b=b[0] out=h_u_arrmul16_and13_0
.subckt and_gate a=a[14] b=b[0] out=h_u_arrmul16_and14_0
.subckt and_gate a=a[15] b=b[0] out=h_u_arrmul16_and15_0
.subckt and_gate a=a[0] b=b[1] out=h_u_arrmul16_and0_1
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.subckt fa a=h_u_arrmul16_and1_1 b=h_u_arrmul16_and2_0 cin=h_u_arrmul16_ha0_1_and0 fa_xor1=h_u_arrmul16_fa1_1_xor1 fa_or0=h_u_arrmul16_fa1_1_or0
.subckt and_gate a=a[2] b=b[1] out=h_u_arrmul16_and2_1
.subckt fa a=h_u_arrmul16_and2_1 b=h_u_arrmul16_and3_0 cin=h_u_arrmul16_fa1_1_or0 fa_xor1=h_u_arrmul16_fa2_1_xor1 fa_or0=h_u_arrmul16_fa2_1_or0
.subckt and_gate a=a[3] b=b[1] out=h_u_arrmul16_and3_1
.subckt fa a=h_u_arrmul16_and3_1 b=h_u_arrmul16_and4_0 cin=h_u_arrmul16_fa2_1_or0 fa_xor1=h_u_arrmul16_fa3_1_xor1 fa_or0=h_u_arrmul16_fa3_1_or0
.subckt and_gate a=a[4] b=b[1] out=h_u_arrmul16_and4_1
.subckt fa a=h_u_arrmul16_and4_1 b=h_u_arrmul16_and5_0 cin=h_u_arrmul16_fa3_1_or0 fa_xor1=h_u_arrmul16_fa4_1_xor1 fa_or0=h_u_arrmul16_fa4_1_or0
.subckt and_gate a=a[5] b=b[1] out=h_u_arrmul16_and5_1
.subckt fa a=h_u_arrmul16_and5_1 b=h_u_arrmul16_and6_0 cin=h_u_arrmul16_fa4_1_or0 fa_xor1=h_u_arrmul16_fa5_1_xor1 fa_or0=h_u_arrmul16_fa5_1_or0
.subckt and_gate a=a[6] b=b[1] out=h_u_arrmul16_and6_1
.subckt fa a=h_u_arrmul16_and6_1 b=h_u_arrmul16_and7_0 cin=h_u_arrmul16_fa5_1_or0 fa_xor1=h_u_arrmul16_fa6_1_xor1 fa_or0=h_u_arrmul16_fa6_1_or0
.subckt and_gate a=a[7] b=b[1] out=h_u_arrmul16_and7_1
.subckt fa a=h_u_arrmul16_and7_1 b=h_u_arrmul16_and8_0 cin=h_u_arrmul16_fa6_1_or0 fa_xor1=h_u_arrmul16_fa7_1_xor1 fa_or0=h_u_arrmul16_fa7_1_or0
.subckt and_gate a=a[8] b=b[1] out=h_u_arrmul16_and8_1
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.subckt and_gate a=a[11] b=b[1] out=h_u_arrmul16_and11_1
.subckt fa a=h_u_arrmul16_and11_1 b=h_u_arrmul16_and12_0 cin=h_u_arrmul16_fa10_1_or0 fa_xor1=h_u_arrmul16_fa11_1_xor1 fa_or0=h_u_arrmul16_fa11_1_or0
.subckt and_gate a=a[12] b=b[1] out=h_u_arrmul16_and12_1
.subckt fa a=h_u_arrmul16_and12_1 b=h_u_arrmul16_and13_0 cin=h_u_arrmul16_fa11_1_or0 fa_xor1=h_u_arrmul16_fa12_1_xor1 fa_or0=h_u_arrmul16_fa12_1_or0
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.subckt fa a=h_u_arrmul16_and13_1 b=h_u_arrmul16_and14_0 cin=h_u_arrmul16_fa12_1_or0 fa_xor1=h_u_arrmul16_fa13_1_xor1 fa_or0=h_u_arrmul16_fa13_1_or0
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.subckt fa a=h_u_arrmul16_and14_1 b=h_u_arrmul16_and15_0 cin=h_u_arrmul16_fa13_1_or0 fa_xor1=h_u_arrmul16_fa14_1_xor1 fa_or0=h_u_arrmul16_fa14_1_or0
.subckt and_gate a=a[15] b=b[1] out=h_u_arrmul16_and15_1
.subckt ha a=h_u_arrmul16_and15_1 b=h_u_arrmul16_fa14_1_or0 ha_xor0=h_u_arrmul16_ha15_1_xor0 ha_and0=h_u_arrmul16_ha15_1_and0
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.subckt ha a=h_u_arrmul16_and0_2 b=h_u_arrmul16_fa1_1_xor1 ha_xor0=h_u_arrmul16_ha0_2_xor0 ha_and0=h_u_arrmul16_ha0_2_and0
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.subckt and_gate a=a[3] b=b[2] out=h_u_arrmul16_and3_2
.subckt fa a=h_u_arrmul16_and3_2 b=h_u_arrmul16_fa4_1_xor1 cin=h_u_arrmul16_fa2_2_or0 fa_xor1=h_u_arrmul16_fa3_2_xor1 fa_or0=h_u_arrmul16_fa3_2_or0
.subckt and_gate a=a[4] b=b[2] out=h_u_arrmul16_and4_2
.subckt fa a=h_u_arrmul16_and4_2 b=h_u_arrmul16_fa5_1_xor1 cin=h_u_arrmul16_fa3_2_or0 fa_xor1=h_u_arrmul16_fa4_2_xor1 fa_or0=h_u_arrmul16_fa4_2_or0
.subckt and_gate a=a[5] b=b[2] out=h_u_arrmul16_and5_2
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.subckt and_gate a=a[7] b=b[2] out=h_u_arrmul16_and7_2
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.subckt and_gate a=a[8] b=b[2] out=h_u_arrmul16_and8_2
.subckt fa a=h_u_arrmul16_and8_2 b=h_u_arrmul16_fa9_1_xor1 cin=h_u_arrmul16_fa7_2_or0 fa_xor1=h_u_arrmul16_fa8_2_xor1 fa_or0=h_u_arrmul16_fa8_2_or0
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.subckt and_gate a=a[10] b=b[2] out=h_u_arrmul16_and10_2
.subckt fa a=h_u_arrmul16_and10_2 b=h_u_arrmul16_fa11_1_xor1 cin=h_u_arrmul16_fa9_2_or0 fa_xor1=h_u_arrmul16_fa10_2_xor1 fa_or0=h_u_arrmul16_fa10_2_or0
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.subckt fa a=h_u_arrmul16_and11_2 b=h_u_arrmul16_fa12_1_xor1 cin=h_u_arrmul16_fa10_2_or0 fa_xor1=h_u_arrmul16_fa11_2_xor1 fa_or0=h_u_arrmul16_fa11_2_or0
.subckt and_gate a=a[12] b=b[2] out=h_u_arrmul16_and12_2
.subckt fa a=h_u_arrmul16_and12_2 b=h_u_arrmul16_fa13_1_xor1 cin=h_u_arrmul16_fa11_2_or0 fa_xor1=h_u_arrmul16_fa12_2_xor1 fa_or0=h_u_arrmul16_fa12_2_or0
.subckt and_gate a=a[13] b=b[2] out=h_u_arrmul16_and13_2
.subckt fa a=h_u_arrmul16_and13_2 b=h_u_arrmul16_fa14_1_xor1 cin=h_u_arrmul16_fa12_2_or0 fa_xor1=h_u_arrmul16_fa13_2_xor1 fa_or0=h_u_arrmul16_fa13_2_or0
.subckt and_gate a=a[14] b=b[2] out=h_u_arrmul16_and14_2
.subckt fa a=h_u_arrmul16_and14_2 b=h_u_arrmul16_ha15_1_xor0 cin=h_u_arrmul16_fa13_2_or0 fa_xor1=h_u_arrmul16_fa14_2_xor1 fa_or0=h_u_arrmul16_fa14_2_or0
.subckt and_gate a=a[15] b=b[2] out=h_u_arrmul16_and15_2
.subckt fa a=h_u_arrmul16_and15_2 b=h_u_arrmul16_ha15_1_and0 cin=h_u_arrmul16_fa14_2_or0 fa_xor1=h_u_arrmul16_fa15_2_xor1 fa_or0=h_u_arrmul16_fa15_2_or0
.subckt and_gate a=a[0] b=b[3] out=h_u_arrmul16_and0_3
.subckt ha a=h_u_arrmul16_and0_3 b=h_u_arrmul16_fa1_2_xor1 ha_xor0=h_u_arrmul16_ha0_3_xor0 ha_and0=h_u_arrmul16_ha0_3_and0
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.subckt fa a=h_u_arrmul16_and3_3 b=h_u_arrmul16_fa4_2_xor1 cin=h_u_arrmul16_fa2_3_or0 fa_xor1=h_u_arrmul16_fa3_3_xor1 fa_or0=h_u_arrmul16_fa3_3_or0
.subckt and_gate a=a[4] b=b[3] out=h_u_arrmul16_and4_3
.subckt fa a=h_u_arrmul16_and4_3 b=h_u_arrmul16_fa5_2_xor1 cin=h_u_arrmul16_fa3_3_or0 fa_xor1=h_u_arrmul16_fa4_3_xor1 fa_or0=h_u_arrmul16_fa4_3_or0
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.subckt fa a=h_u_arrmul16_and5_3 b=h_u_arrmul16_fa6_2_xor1 cin=h_u_arrmul16_fa4_3_or0 fa_xor1=h_u_arrmul16_fa5_3_xor1 fa_or0=h_u_arrmul16_fa5_3_or0
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.subckt and_gate a=a[11] b=b[3] out=h_u_arrmul16_and11_3
.subckt fa a=h_u_arrmul16_and11_3 b=h_u_arrmul16_fa12_2_xor1 cin=h_u_arrmul16_fa10_3_or0 fa_xor1=h_u_arrmul16_fa11_3_xor1 fa_or0=h_u_arrmul16_fa11_3_or0
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.subckt fa a=h_u_arrmul16_and12_3 b=h_u_arrmul16_fa13_2_xor1 cin=h_u_arrmul16_fa11_3_or0 fa_xor1=h_u_arrmul16_fa12_3_xor1 fa_or0=h_u_arrmul16_fa12_3_or0
.subckt and_gate a=a[13] b=b[3] out=h_u_arrmul16_and13_3
.subckt fa a=h_u_arrmul16_and13_3 b=h_u_arrmul16_fa14_2_xor1 cin=h_u_arrmul16_fa12_3_or0 fa_xor1=h_u_arrmul16_fa13_3_xor1 fa_or0=h_u_arrmul16_fa13_3_or0
.subckt and_gate a=a[14] b=b[3] out=h_u_arrmul16_and14_3
.subckt fa a=h_u_arrmul16_and14_3 b=h_u_arrmul16_fa15_2_xor1 cin=h_u_arrmul16_fa13_3_or0 fa_xor1=h_u_arrmul16_fa14_3_xor1 fa_or0=h_u_arrmul16_fa14_3_or0
.subckt and_gate a=a[15] b=b[3] out=h_u_arrmul16_and15_3
.subckt fa a=h_u_arrmul16_and15_3 b=h_u_arrmul16_fa15_2_or0 cin=h_u_arrmul16_fa14_3_or0 fa_xor1=h_u_arrmul16_fa15_3_xor1 fa_or0=h_u_arrmul16_fa15_3_or0
.subckt and_gate a=a[0] b=b[4] out=h_u_arrmul16_and0_4
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.subckt and_gate a=a[1] b=b[4] out=h_u_arrmul16_and1_4
.subckt fa a=h_u_arrmul16_and1_4 b=h_u_arrmul16_fa2_3_xor1 cin=h_u_arrmul16_ha0_4_and0 fa_xor1=h_u_arrmul16_fa1_4_xor1 fa_or0=h_u_arrmul16_fa1_4_or0
.subckt and_gate a=a[2] b=b[4] out=h_u_arrmul16_and2_4
.subckt fa a=h_u_arrmul16_and2_4 b=h_u_arrmul16_fa3_3_xor1 cin=h_u_arrmul16_fa1_4_or0 fa_xor1=h_u_arrmul16_fa2_4_xor1 fa_or0=h_u_arrmul16_fa2_4_or0
.subckt and_gate a=a[3] b=b[4] out=h_u_arrmul16_and3_4
.subckt fa a=h_u_arrmul16_and3_4 b=h_u_arrmul16_fa4_3_xor1 cin=h_u_arrmul16_fa2_4_or0 fa_xor1=h_u_arrmul16_fa3_4_xor1 fa_or0=h_u_arrmul16_fa3_4_or0
.subckt and_gate a=a[4] b=b[4] out=h_u_arrmul16_and4_4
.subckt fa a=h_u_arrmul16_and4_4 b=h_u_arrmul16_fa5_3_xor1 cin=h_u_arrmul16_fa3_4_or0 fa_xor1=h_u_arrmul16_fa4_4_xor1 fa_or0=h_u_arrmul16_fa4_4_or0
.subckt and_gate a=a[5] b=b[4] out=h_u_arrmul16_and5_4
.subckt fa a=h_u_arrmul16_and5_4 b=h_u_arrmul16_fa6_3_xor1 cin=h_u_arrmul16_fa4_4_or0 fa_xor1=h_u_arrmul16_fa5_4_xor1 fa_or0=h_u_arrmul16_fa5_4_or0
.subckt and_gate a=a[6] b=b[4] out=h_u_arrmul16_and6_4
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.subckt and_gate a=a[7] b=b[4] out=h_u_arrmul16_and7_4
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.subckt and_gate a=a[10] b=b[4] out=h_u_arrmul16_and10_4
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.subckt and_gate a=a[10] b=b[7] out=h_u_arrmul16_and10_7
.subckt fa a=h_u_arrmul16_and10_7 b=h_u_arrmul16_fa11_6_xor1 cin=h_u_arrmul16_fa9_7_or0 fa_xor1=h_u_arrmul16_fa10_7_xor1 fa_or0=h_u_arrmul16_fa10_7_or0
.subckt and_gate a=a[11] b=b[7] out=h_u_arrmul16_and11_7
.subckt fa a=h_u_arrmul16_and11_7 b=h_u_arrmul16_fa12_6_xor1 cin=h_u_arrmul16_fa10_7_or0 fa_xor1=h_u_arrmul16_fa11_7_xor1 fa_or0=h_u_arrmul16_fa11_7_or0
.subckt and_gate a=a[12] b=b[7] out=h_u_arrmul16_and12_7
.subckt fa a=h_u_arrmul16_and12_7 b=h_u_arrmul16_fa13_6_xor1 cin=h_u_arrmul16_fa11_7_or0 fa_xor1=h_u_arrmul16_fa12_7_xor1 fa_or0=h_u_arrmul16_fa12_7_or0
.subckt and_gate a=a[13] b=b[7] out=h_u_arrmul16_and13_7
.subckt fa a=h_u_arrmul16_and13_7 b=h_u_arrmul16_fa14_6_xor1 cin=h_u_arrmul16_fa12_7_or0 fa_xor1=h_u_arrmul16_fa13_7_xor1 fa_or0=h_u_arrmul16_fa13_7_or0
.subckt and_gate a=a[14] b=b[7] out=h_u_arrmul16_and14_7
.subckt fa a=h_u_arrmul16_and14_7 b=h_u_arrmul16_fa15_6_xor1 cin=h_u_arrmul16_fa13_7_or0 fa_xor1=h_u_arrmul16_fa14_7_xor1 fa_or0=h_u_arrmul16_fa14_7_or0
.subckt and_gate a=a[15] b=b[7] out=h_u_arrmul16_and15_7
.subckt fa a=h_u_arrmul16_and15_7 b=h_u_arrmul16_fa15_6_or0 cin=h_u_arrmul16_fa14_7_or0 fa_xor1=h_u_arrmul16_fa15_7_xor1 fa_or0=h_u_arrmul16_fa15_7_or0
.subckt and_gate a=a[0] b=b[8] out=h_u_arrmul16_and0_8
.subckt ha a=h_u_arrmul16_and0_8 b=h_u_arrmul16_fa1_7_xor1 ha_xor0=h_u_arrmul16_ha0_8_xor0 ha_and0=h_u_arrmul16_ha0_8_and0
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.subckt fa a=h_u_arrmul16_and1_8 b=h_u_arrmul16_fa2_7_xor1 cin=h_u_arrmul16_ha0_8_and0 fa_xor1=h_u_arrmul16_fa1_8_xor1 fa_or0=h_u_arrmul16_fa1_8_or0
.subckt and_gate a=a[2] b=b[8] out=h_u_arrmul16_and2_8
.subckt fa a=h_u_arrmul16_and2_8 b=h_u_arrmul16_fa3_7_xor1 cin=h_u_arrmul16_fa1_8_or0 fa_xor1=h_u_arrmul16_fa2_8_xor1 fa_or0=h_u_arrmul16_fa2_8_or0
.subckt and_gate a=a[3] b=b[8] out=h_u_arrmul16_and3_8
.subckt fa a=h_u_arrmul16_and3_8 b=h_u_arrmul16_fa4_7_xor1 cin=h_u_arrmul16_fa2_8_or0 fa_xor1=h_u_arrmul16_fa3_8_xor1 fa_or0=h_u_arrmul16_fa3_8_or0
.subckt and_gate a=a[4] b=b[8] out=h_u_arrmul16_and4_8
.subckt fa a=h_u_arrmul16_and4_8 b=h_u_arrmul16_fa5_7_xor1 cin=h_u_arrmul16_fa3_8_or0 fa_xor1=h_u_arrmul16_fa4_8_xor1 fa_or0=h_u_arrmul16_fa4_8_or0
.subckt and_gate a=a[5] b=b[8] out=h_u_arrmul16_and5_8
.subckt fa a=h_u_arrmul16_and5_8 b=h_u_arrmul16_fa6_7_xor1 cin=h_u_arrmul16_fa4_8_or0 fa_xor1=h_u_arrmul16_fa5_8_xor1 fa_or0=h_u_arrmul16_fa5_8_or0
.subckt and_gate a=a[6] b=b[8] out=h_u_arrmul16_and6_8
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.subckt and_gate a=a[7] b=b[8] out=h_u_arrmul16_and7_8
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.subckt and_gate a=a[8] b=b[8] out=h_u_arrmul16_and8_8
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.subckt fa a=h_u_arrmul16_and15_10 b=h_u_arrmul16_fa15_9_or0 cin=h_u_arrmul16_fa14_10_or0 fa_xor1=h_u_arrmul16_fa15_10_xor1 fa_or0=h_u_arrmul16_fa15_10_or0
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.subckt and_gate a=a[2] b=b[11] out=h_u_arrmul16_and2_11
.subckt fa a=h_u_arrmul16_and2_11 b=h_u_arrmul16_fa3_10_xor1 cin=h_u_arrmul16_fa1_11_or0 fa_xor1=h_u_arrmul16_fa2_11_xor1 fa_or0=h_u_arrmul16_fa2_11_or0
.subckt and_gate a=a[3] b=b[11] out=h_u_arrmul16_and3_11
.subckt fa a=h_u_arrmul16_and3_11 b=h_u_arrmul16_fa4_10_xor1 cin=h_u_arrmul16_fa2_11_or0 fa_xor1=h_u_arrmul16_fa3_11_xor1 fa_or0=h_u_arrmul16_fa3_11_or0
.subckt and_gate a=a[4] b=b[11] out=h_u_arrmul16_and4_11
.subckt fa a=h_u_arrmul16_and4_11 b=h_u_arrmul16_fa5_10_xor1 cin=h_u_arrmul16_fa3_11_or0 fa_xor1=h_u_arrmul16_fa4_11_xor1 fa_or0=h_u_arrmul16_fa4_11_or0
.subckt and_gate a=a[5] b=b[11] out=h_u_arrmul16_and5_11
.subckt fa a=h_u_arrmul16_and5_11 b=h_u_arrmul16_fa6_10_xor1 cin=h_u_arrmul16_fa4_11_or0 fa_xor1=h_u_arrmul16_fa5_11_xor1 fa_or0=h_u_arrmul16_fa5_11_or0
.subckt and_gate a=a[6] b=b[11] out=h_u_arrmul16_and6_11
.subckt fa a=h_u_arrmul16_and6_11 b=h_u_arrmul16_fa7_10_xor1 cin=h_u_arrmul16_fa5_11_or0 fa_xor1=h_u_arrmul16_fa6_11_xor1 fa_or0=h_u_arrmul16_fa6_11_or0
.subckt and_gate a=a[7] b=b[11] out=h_u_arrmul16_and7_11
.subckt fa a=h_u_arrmul16_and7_11 b=h_u_arrmul16_fa8_10_xor1 cin=h_u_arrmul16_fa6_11_or0 fa_xor1=h_u_arrmul16_fa7_11_xor1 fa_or0=h_u_arrmul16_fa7_11_or0
.subckt and_gate a=a[8] b=b[11] out=h_u_arrmul16_and8_11
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.subckt fa a=h_u_arrmul16_and10_11 b=h_u_arrmul16_fa11_10_xor1 cin=h_u_arrmul16_fa9_11_or0 fa_xor1=h_u_arrmul16_fa10_11_xor1 fa_or0=h_u_arrmul16_fa10_11_or0
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.subckt fa a=h_u_arrmul16_and14_11 b=h_u_arrmul16_fa15_10_xor1 cin=h_u_arrmul16_fa13_11_or0 fa_xor1=h_u_arrmul16_fa14_11_xor1 fa_or0=h_u_arrmul16_fa14_11_or0
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