.model h_u_rca4
.inputs a[0] a[1] a[2] a[3] b[0] b[1] b[2] b[3]
.outputs h_u_rca4_out[0] h_u_rca4_out[1] h_u_rca4_out[2] h_u_rca4_out[3] h_u_rca4_out[4]
.names vdd
1
.names gnd
0
.subckt ha a=a[0] b=b[0] ha_xor0=h_u_rca4_ha_xor0 ha_and0=h_u_rca4_ha_and0
.subckt fa a=a[1] b=b[1] cin=h_u_rca4_ha_and0 fa_xor1=h_u_rca4_fa1_xor1 fa_or0=h_u_rca4_fa1_or0
.subckt fa a=a[2] b=b[2] cin=h_u_rca4_fa1_or0 fa_xor1=h_u_rca4_fa2_xor1 fa_or0=h_u_rca4_fa2_or0
.subckt fa a=a[3] b=b[3] cin=h_u_rca4_fa2_or0 fa_xor1=h_u_rca4_fa3_xor1 fa_or0=h_u_rca4_fa3_or0
.names h_u_rca4_ha_xor0 h_u_rca4_out[0]
1 1
.names h_u_rca4_fa1_xor1 h_u_rca4_out[1]
1 1
.names h_u_rca4_fa2_xor1 h_u_rca4_out[2]
1 1
.names h_u_rca4_fa3_xor1 h_u_rca4_out[3]
1 1
.names h_u_rca4_fa3_or0 h_u_rca4_out[4]
1 1
.end

.model fa
.inputs a b cin
.outputs fa_xor1 fa_or0
.names vdd
1
.names gnd
0
.subckt xor_gate a=a b=b out=fa_xor0
.subckt and_gate a=a b=b out=fa_and0
.subckt xor_gate a=fa_xor0 b=cin out=fa_xor1
.subckt and_gate a=fa_xor0 b=cin out=fa_and1
.subckt or_gate a=fa_and0 b=fa_and1 out=fa_or0
.end

.model ha
.inputs a b
.outputs ha_xor0 ha_and0
.names vdd
1
.names gnd
0
.subckt xor_gate a=a b=b out=ha_xor0
.subckt and_gate a=a b=b out=ha_and0
.end

.model or_gate
.inputs a b
.outputs out
.names vdd
1
.names gnd
0
.names a b out
1- 1
-1 1
.end

.model and_gate
.inputs a b
.outputs out
.names vdd
1
.names gnd
0
.names a b out
11 1
.end

.model xor_gate
.inputs a b
.outputs out
.names vdd
1
.names gnd
0
.names a b out
01 1
10 1
.end